业界领先的基于FPGA的ASIC原型验证综合工具，通过提供诸如团队设计、自动re-timing、快速的编译以及额外的特性来优化设计结果。除了具有B.E.S.T.引擎外，Synplify
pro又加入了D.S.T.(Direct Synthesis Technology),SCOPE(Synthesis Constraint
Optimization Environment),STAMP和多点优化等技术来满足设计者的需求。Synplify
pro提供了和布局布线工具之间的native-link接口来完成Push-Button的流程，使用户只需要点击就可以完成所有的综合和布局布线的工作。基于Synplicety公司的B.E.S.T.引擎，Synplify
Pro可以轻松综合数百万门的设计而不需要分割。 Synplify Pro详细功能描述 ◇
提供优于传统综合技术的快速的全局编译和综合优化，针对算术模块和数据路径的高性能和高面积利用率的优化； ◇
提供对设计约束的全面控制，智能化人机界面，提高设计效率，结合具体器件结构，提供最佳性能； ◇
提供自动的RAM例化过程，提供自动时钟控制和同步/异步清零寄存器结构，自动识别FSM和选择编码方式以达到最佳性能，提供针对FSM的快速的调试和观察工具，自动进行流水处理，以提高电路性能；
◇ 在不改变原代码的情况下，提供内部线网到外部测试管脚的能力，在源代码、RTL视图和Log文件之间的交互标识能力； ◇
集成化、图形化的分析和调试关键路径的环境； ◇ 支持黑盒子的时序以及管脚信息，支持同时实现多个应用，通过设计划分支持Xilinx模块化设计； ◇
自动对组合逻辑进行寄存器平衡以提高性能，支持智能化的增量综合。限校内下载
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